Verilog硬件描述语言
第一章——VerilogHDL语言电路设计方法概述
语言要素
空白符
空白符包括空格符(\b),制表符(\t),换行符和换页符,在编译和综合时,空白符被忽略。空白符主要是为了提高代码的可读性。
例如:
initial begin a = 3'b100; b=3'b010, end
与下面代码段是等价的:
initial
begin
a=3'b100;
b=3'b010;
end
注释符
Verilog HDL与C语言的注释完全一样,分为单行与多行注释。
标识符
Verilog中使用标识符来命名信号名、模块名、参数名等,它可以是任意一组的字母、数字和$以及_符号,
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